本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。
内容简介
序
前言
第1章 Xilinx FPGA发展和应用
1.1 可编程器件现状和发展简介
1.2 Xilinx FPGA简介
1.3 基于IP Core的FPGA设计
1.4 FPGA在通信领域的应用优势
1.5 Net FPGA板卡的应用基础
1.6 本章小结
第2章 Xilinx FPGA时钟资源详述
2.1 Xilinx FPGA时钟资源
2.2 Xilinx FPGA时钟详述
2.3 Virtex-5 DCM介绍与使用说明
2.4 Virtex-5 PLL介绍与使用说明
2.5 Virtex-6 MMCM介绍与使用说明
2.6 本章小结
第3章 Block RAM核的功能简介和应用说明
3.1 Xilinx FPGA器件内部存储资源介绍
3.2 Virtex-6 Block RAM内部结构详细说明
3.3 ROM核生成实例详解
3.4 RAM IP核生成实例详解
3.5 FIFO IP核生成实例详解
3.6 CAM IP核生成实例详解
3.7 本章小结
第4章 TEMAC核的功能和应用介绍
4.1 以太网技术介绍
4.2 Xilinx千兆以太网解决方案
4.3 TEMAC核结构介绍
4.4 用户接口信号详述
4.5 AXI4-Lite接口信号
4.6 MDIO配置接口
4.7 物理接口说明
4.8 TEMAC核的生成和仿真实验
4.9 本章小结
第5章 LVDS技术规范及其应用
5.1 LVDS接口标准和规范
5.2 LVDS源同步传输方案
5.3 OIF-SPI4-02.10 接口标准
5.4 IODELAYE1 IP核说明
5.5 ISERDESE1 IP核说明
5.6 OSERDES IP核说明
5.7 动态相位调整解决方案
5.8 本章小结
第6章 Xilinx DDR3存储器接口解决方案
6.1 DDR3 SDRAM存储器概述
6.2 DDR3控制器IP核主要模块描述
6.3 DDR3 IP核接口操作
6.4 DDR3控制器IP核的例化
6.5 DDR3控制器IP核的约束
6.6 DDR3控制器IP核的仿真模型
6.7 本章小结
